Unidade de Negócio — ASIC Design

ASIC Design

Fluxo completo do RTL ao Tapeout

Time com track record comprovado em ASICs de 100G a 400G — 28nm → 12nm → 7nm → 6nm FinFET. O ASIC mais avançado já desenvolvido no Brasil: 1.0B+ transistores.

1B+
Transistores
6nm
FinFET
22+
Time ASIC
400Gbps
Comunicação coerente

Entenda a Tecnologia

O que é um ASIC?

ASIC significa Application-Specific Integrated Circuit — um circuito integrado projetado do zero para executar uma única função com máxima eficiência. Diferente de um processador genérico que faz tudo razoavelmente bem, o ASIC faz uma coisa extraordinariamente bem.

Layout conceitual de um ASIC 6nm para redes ópticas coerentes 400G/800G — blocos funcionais: SerDes, DSP Core, SRAM, Analógico, Controle e Interface de Rede

ASIC vs CPU: qual a diferença?

Imagine que você precisa cortar pão. Uma faca de chef funciona — mas uma fatiadora de padaria é incomparavelmente mais rápida, precisa e eficiente. A CPU do seu computador é a faca de chef: versátil, mas genérica. O ASIC é a fatiadora: construído para um propósito, imbatível nele.

Na prática, um ASIC para redes ópticas de 400G/800G processa sinais digitais em velocidades que nenhum processador convencional conseguiria — com consumo de energia 10× menor e em um chip do tamanho de uma unha. É o coração dos roteadores e transponders que movem a internet global.

Onde os ASICs estão no mundo real?

  • Redes de telecomunicações: transponders 400G/800G que transportam todo o tráfego de internet entre continentes e data centers.
  • Inteligência Artificial: GPUs e TPUs — como os da NVIDIA e Google — são ASICs otimizados para multiplicação de matrizes de redes neurais.
  • Smartphones: o chip da câmera, o modem 5G e o processador de segurança são ASICs diferentes dentro do seu celular.
  • Instrumentação científica: detectores do CERN, telescópios espaciais e tomógrafos médicos usam ASICs customizados para processar sinais em tempo real.

RTL Design

Tudo começa em código. Engenheiros descrevem o comportamento do chip em linguagens como SystemVerilog — o "software" que vira hardware.

Síntese & Place-and-Route

O código é convertido em bilhões de transistores posicionados nanometricamente no silício. Um processo com mais de 50 etapas de EDA.

Fabricação (Tapeout)

O GDSII final vai para a foundry (ex: TSMC 6nm). Centenas de etapas litográficas gravam os padrões no silício com precisão atômica.

Silicon Validation

O primeiro chip físico é testado e validado. A HwIT leva chips do RTL ao silício funcional com track record comprovado de 28nm a 6nm.

Processo Completo

Fluxo RTL-to-Silicon

Fluxo completo, da especificação ao GDSII — arquitetura, frontend, backend, analógico, DFT e validação em silício.

Validação de Silício
EVB Customizadas + Caracterização Completa
Placas de validação customizadas, medição de parâmetros S, diagramas de olho, testes de campo e rastreabilidade de bugs do silicon ao RTL.
Empacotamento avançado
Experiência com SWIFT™ Fan-Out (Amkor)
Package 12×12 mm, 868 BGA balls. Integração de chiplet e co-design multi-die para ASICs de próxima geração.
Histórico de Tapeouts

Track Record de Tapeouts

10 anos de evolução tecnológica — do ISDB-T em 65nm ao DSP coerente 400G em 6nm FinFET.

2012
65nm
ISDB-T Digital TV
2017
28nm
100G DSP
2020
7nm
400G DSP
2022
6nm
400ZR+
Projeto Tecnologia Tapeout Transistores Aplicação
Digital TV Demodulator 65nm 2012 — ISDB-T (TV digital BR)
100G Coherent DSP 28nm Dez/2017 400M+ DP-QPSK, 100GbE/OTN, 2000 km
400G Coherent DSP 7nm FinFET Jan/2020 1B+ 400ZR DCI
400ZR+ 6nm FinFET 2022 — Multi-modulação avançada
Destaque Técnico

ASIC 7nm — DSP Coerente 400G

Um dos chips mais avançados desenvolvido no Brasil — DSP-ASIC para comunicações ópticas coerentes 400G, fabricado na TSMC em 7nm FinFET.

Especificações do Die
Padrão OIF-400ZR-01.0
Modulação 60 GBd DP-16QAM
Capacidade 400 Gbps
Die size 6.3 × 4.2 mm
Transistores 1.0B+
Processo TSMC 7nm FinFET
Package SWIFT™ (Amkor)
Package size 12 × 12 mm
BGA Balls 868
Interface de Linha (LINE)
4 × 90
GSa/s ADC/DAC
60 GBd
Symbol Rate
DP-16QAM
Modulação
FEC
SD-FEC Integrado
Interface de Host
8 × 56
Gb/s CEI VSR
400G
AUI-8
8 × 63.5
MHz HOST DAC
OIF
400ZR-01.0
Brasil
O ASIC mais avançado já desenvolvido no país
Capacidades por Fase

Expertise Técnica Acumulada

Expertise construída ao longo de 15 anos em cada fase do fluxo de design de ASICs de alta velocidade.

Fase Expertise
System & Algorithm Design Modelagem MATLAB/Python, DSP coerente, FEC, modulações 4/8/16QAM, equalização
RTL Design & Verification SystemVerilog/SystemC, UVM, coverage-driven verification, formal verification
Synthesis & DFT Tecnologia-agnóstica, scan chains, BIST, SDC constraints, power intent (UPF)
Physical Design Floorplan, CTS, routing, timing signoff, power analysis, ECO flow
Analog Design ADC/DAC, PLLs, PVT sensors, CDR — co-design digital/analog em nós avançados
Silicon Validation EVBs customizadas, S-parameters, eye diagrams, field testing, silicon debug
Advanced Packaging SWIFT fan-out, multi-die, chiplet integration — Amkor TSMC advanced packaging
Equipe

Time ASIC

22 engenheiros especializados com acesso a PDKs de tecnologias avançadas — TSMC 7nm e 6nm FinFET.

22+
Engenheiros ASIC
Especializados em design de chips digitais, analógicos e mistos
15+
Anos de Experiência
Membros sênior com histórico em IPG Photonics, Lumentum, BrPhotonics
4
Tapeouts Realizados
65nm → 28nm → 7nm → 6nm — evolução contínua de node
Acesso a Tecnologias Avançadas
TSMC 7nm FinFET — PDK completo
TSMC 6nm FinFET — PDK completo
Fluxo EDA completo (Synopsys/Cadence)
SWIFT Package (Amkor) — fan-out wafer-level
Modelos de Engajamento

Serviços ASIC para Clientes

Engajamento flexível — do fluxo completo RTL-to-Silicon à entrega de IP core ou validação de silicon.

Full ASIC Development

Do spec ao tapeout — arquitetura, FE, BE, Analog, DFT e validação em silicon completa.

ArquiteturaRTLPhysicalAnalogSilicon Val.

IP Core Delivery

Entrega de bloco RTL verificado: DSP cores, FEC, SerDes, CDR — pronto para integração.

RTL verificadoUVMTiming/Power

Physical Design

Floorplan, P&R e Signoff para cliente com frontend validado. Timing closure garantido.

FloorplanP&RTiming Signoff

Silicon Validation

EVB design + caracterização completa do chip após tapeout. Debug de silicon até produto.

EVB DesignS-paramsEye Diagrams

FPGA Prototyping

Prototipação FPGA antes do tapeout — redução de risco e validação de arquitetura antecipada.

XilinxIntelRisk Reduction

Analog Design

ADC/DAC, PLLs, PVT sensors, CDR e blocos analógicos em nós avançados até 6nm.

ADC/DACPLLCDRPVT

Tem um projeto ASIC?

Nosso time avalia a viabilidade técnica —
do spec ao tapeout em 6nm FinFET.

Solicitar Avaliação de Projeto Ver R&D Fotônica

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